Responsibilities:

1. Responsible for SOC or IP level verification.
2. Co-work with designer, make up verification plan, build up suitable verification environment (UVM/C). 
3. Execute the verification plan, develop the test case, maintain the regression, debug and the fix the issues.
4. Develop test case for coverage closure, cross check before the chip tape out.
5. Build up and run the gate level simulation.
6. Support for the silicon bring up.

Requirements:

1. 4+ years working experience with Bachelor’s degree or above in electrical engineering related. 
2. Familiar with VCS/Verdi or other simulation/waveform tools.
3. Familiar with Verilog/Systemverilog/UVM language.
4. Familiar with script language, such as python/Makefile/shell.

5. Excellence capability on problem solving. 
6. Good communication skills and active working attitude.
7. Knowledge on SVA / Emulation / FPGA / Formal verification a plus.