Responsibilities:

1. Responsible for the layout design and physical verification of high-speed and STD-cell in Finfet process.
2. Communicate with the design engineer to ensure that the layout to meet design SPEC. 
3. Writing related documents.

Requirements:

1. More than 2 years experience in layout design.
2. Familiar with EDA tools (such as Virtuoso) and physical verification flow (such as DRC, LVS, LPE).
3. Familiar with analog layout Methodology (tight matching/ parasitic parameter optimization).
4. Understand of integrated circuit design rule and verify related parameter.